无论是5G还是高速数据中心,都少不了它

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云时代和即将到来的5G时代,让通信和数据系统变得极度复杂。工程师在进行设计时,已不单要考虑性能、功耗这些通常意义的指标,时钟也是他们必须要重视的一个部分。为此,Silicon Labs推出了最新的时钟芯片,加速硬件系统的设计。

准5G时代的无线时钟

4G/LTE和以太网系统中包括小型蜂窝网络、分布式天线系统(DAS)、μ-BTS,基带单元(BBU)和前传/回传设备等细分应用,目前所使用的是多个时钟和压控振荡器(VCXO)。而随着5G系统的部署的展开,小型蜂窝网络、超小型蜂窝网络、DAS、μ-BTS和回传设备将成为主流应用,成本、功耗和尺寸会限制目前方案的应用。

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Si5381/82/86系列时钟产品利用Silicon Labs经过验证的DSPLL技术提供先进的时钟解决方案,在单芯片中集成了4G/LTE和以太网时钟,可以应对新应用场景的技术挑战。

随着运营商逐渐转移到使用基于以太网的eCPRI前传网络来增加基带单元与远程无线电头之间的前传连接的容量,他们开始在网络边缘部署异构网络(HetNet)设备。Si538x可以优化HetNet设计,将小型蜂窝网络、DAS、μ-BTS以及其他设计的成本、功耗和复杂性降至最低。

基带单元具有复杂的时钟要求,需要多个独立时钟域,包括用于CPRI到远程无线电头连接的时钟域,用于基于以太网的eCPRI前传网络(包括eCPRI)的时钟域和用于本地基带处理的通用时钟的时钟域。Si5381/82时钟集成了一个高速、低相噪DSPLL用于支持高达3GHz的无线频率,并采用多个灵活的任意频率DSPLL来提供以太网和通用时钟。

DSPLL是Silicon Labs独有技术,区别与传统的两级级联PLL,它有四大优点:

  • 提供抖动清除和时钟生成;
  • 无需外部VCXO、环路滤波器;及为VCXO供电的LDO:
  • 不易受板级噪声的影响;
  • 55nm CMOS技术,功耗降至50%。

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Si5386时钟的低相噪DSPLL以紧凑的单芯片设计取代了分立时钟IC、VCXO和环路滤波器件,适应了小型蜂窝网络和DAS设备的 “一体化”趋势,可为4G/LTE收发器、基带处理和以太网/Wi-Fi连接提供参考时钟。

跨越数据中心的100G时钟设计

数据中心的发展称得上光速,从10G跃迁到50G甚至是100G,只是这几年内的事情。这波新投资周期促使设备制造商将交换机和接入端口升级到更高速率,并采用更高性能的时钟解决方案。

数据中心中的复杂设备──例如以太网交换机、高速交换结构、网络处理器、服务器SoC和FPGA等,在单个IC中集成了数据路径处理、CPU功能和多个串行/解串器(SerDes)。因此,这些设备需要多样化的参考时钟组合。10/25/100G SerDes具有严格的抖动要求,通常需要具有<300fs rms最大抖动性能的时钟。CPU锁相环具有较低的抖动要求,但经常使用扩频时钟来最小化电磁干扰(EMI)。与使用石英振荡器、缓冲器和固定频率时钟发生器的传统时钟解决方案不同,Si5332时钟在单芯片器件中产生所有SerDes、处理器和系统时钟,同时提供显著的抖动余量,使系统开发人员能够有把握地简化时钟树。
Si5332系列产品能够为下一代数据中心的高速串行互连提供特别优化的参考时钟。新型系列产品支持PCI Express,这是连接微处理器、网络、存储和内存的长期主流标准。PCI-SIG组织最近推出了PCI Express 4.0(0.9版本),支持16GT/s数据速率。Si5332系列产品完全符合PCI Express 4.0标准,同时为PCIe Gen 4规格提供60%的抖动余量。

Si5332时钟发生器专门用于简化时钟树设计,且不影响性能或功耗。新型系列产品集成了两个MultiSynth小数时钟合成器和五个独立的整数分频器,无需使用固定频率时钟和振荡器来产生时钟。这种技术采用动态相位误差消除方法,使抖动最小化,并能让抖动一致性提高,还可以0ppm频率合成误差。

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此外,Si5332时钟具有230fs rms抖动性能,同时提供10/25/100G SerDes时钟要求。Si5332时钟集成了大量片上电源调节器,无需通常所需的片外昂贵的分立低压差(LDO)稳压器。

这两款器件都支持ClockBuilder Pro软件,能够创建定制时钟的详尽指南说明,自定零件号码,最后制作NVM设备配置文件。

 

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